由于焊盘和引脚的原因，每个都存在等效串联电感（esl），因此自身会形成一个串联谐振电路，lc串联谐振电路存在一个谐振频率，随着的频率不同，电容的特性也随之变化，在工作频率低于谐振频率时，电容总体呈容性，在工作频率高于谐振频率时，电容总体呈感性，此时去耦电容就失去了去耦的效果，如下图所示。因此，要提高串联谐振频率，就要尽可能降低电容的等效串联电感。
不同封装的电容有不同的谐振频率，下表列出了不同容值不同封装的电容的谐振频率：
需要注意的是数字电路的去耦，低的esr值比谐振频率更重要，因为低的esr值能够给大家提供更低阻抗的到地通路，这样当超过谐振频率的电容呈现感性时仍能提供足够的去耦能力。
去耦电容的esl是由于内部流动的电流引起的，使用多个去耦电容并联的方式能降低电容的esl影响，而且将两个去耦电容以相反走向放置在一起，从而使它们的内部电流引起的磁通量相互抵消，能逐步降低esl。（此方法适用于任何数目的去耦电容，注意别侵犯dell公司的专利）
在设计原理图的时候，经常遇到的问题是为芯片的引脚设计去耦电容，上面已经介绍了去耦电容的容值选择，但是数目选择怎么确定呢？理论上是每个电源引脚最好分配一个去耦电容，但是在真实的情况中，却常常看到去耦电容的数目要少于电源引脚数目的情况，如freescale提供的imx233的pdk原理图中，内存sdram有15个电源引脚，但是去耦电容的数目是10个。
在布局空间允许的情况下，最好做到一个电源引脚分配一个去耦电容，但是在空间不足的时候，可以适当削减电容的数目，详细情况应该根据芯片上电源引脚的具体分布决定，因为厂家在设计ic的时候，经常是几个电源引脚在一起，这样做才能够共用去耦电容，减少去耦电容的数目。
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